Resistencia de compuerta en el flujo de diseño de circuitos integrados

La resistencia de compuerta del transistor de efecto de campo de metal-óxido-semiconductor (MOSFET) es un parámetro extremadamente importante, especialmente en nodos de semiconductores avanzados de alta frecuencia (16 nm y más pequeños). La resistencia de compuerta determina muchas características de los MOSFET y los circuitos complementarios de metal-óxido-semiconductor (CMOS), como:
- Velocidad de conmutación
- Retardo RC (resistencia-condensador)
- F max — frecuencia máxima de oscilaciones
- Ruido de compuerta (térmico)
- Resistencia en serie y factor de calidad en capacitores MOS y varactores (capacitadores controlados por voltaje)
- Velocidad de conmutación y uniformidad en transistores de efecto de campo (FET) de potencia
Sin embargo, determinar la magnitud real de la resistencia de la compuerta es difícil para estos nodos debido a la resistencia parásita, la capacitancia y la inductancia, entre otras complicaciones. Los efectos parásitos son los efectos de resistencia, capacitancia o inductancia no deseados que existen en el diseño de un circuito debido a imperfecciones físicas en la disposición y los materiales del diseño. Los efectos parásitos, como se los llama, pueden causar pérdida de potencia y calentamiento; también degradan la calidad de la señal. Para comprender mejor el funcionamiento de una compuerta, es importante extraer estos efectos parásitos del modelo para obtener los valores reales de resistencia, capacitancia e inductancia.
Las herramientas especializadas de automatización de diseño electrónico (EDA), como el software de análisis y depuración de parásitos de diseño de circuitos integrados Ansys ParagonX, se pueden utilizar para analizar la resistencia de la compuerta mediante la visualización de la conectividad de la red de resistencia-capacitor (RC) para listas de conexiones posteriores al diseño, incluido SPEF (Standard Parasitic Exchange Format, un estándar IEEE) y DSPF (Defense Security Principles Framework). Estas herramientas pueden sondear las listas de conexiones para ver e inspeccionar los valores R y C y realizar otros análisis eléctricos. Los modelos SPICE también pueden ser útiles, aunque la extracción parasitaria se considera un método más preciso para calcular los valores R y C parásitos alrededor de los dispositivos, ya que “conoce” sobre el diseño.
Se han escrito muchos artículos sobre la resistencia de compuerta. Sin embargo, para el trabajo práctico de los diseñadores de circuitos integrados y los ingenieros de diseño, hay algunos aspectos importantes que no se han analizado ni explicado:
- ¿Cómo manejan las herramientas de extracción parásita la resistencia de la compuerta?
- ¿Cómo se puede evaluar la resistencia de la compuerta a partir del diseño o de una lista de conexiones extraída posterior al diseño?
- ¿Cómo se puede identificar si la resistencia de la compuerta está limitada por la resistencia de la compuerta “intrínseca” (poli compuerta) o por el enrutamiento de metalización de la compuerta, y cuáles son las capas y polígonos más críticos?
- ¿El efecto distribuido de la compuerta (factores de 1/3 y 1/12 para poli de contacto simple y doble, respectivamente) está capturado en el flujo de diseño de CI en el kit de diseño de procesos (PDK)?
- ¿El componente de resistencia de compuerta vertical está capturado en los PDK de fundición?
- ¿La puerta debe hacerse más ancha o más estrecha para reducir la resistencia de la puerta?
Definición y medición de la resistencia de la compuerta
La resistencia de compuerta es una resistencia “efectiva” desde el punto de control (es decir, el puerto de compuerta o el controlador de compuerta) hasta los pines de instancia de compuerta MOSFET, como se muestra en la Figura 1. Un pin de instancia es un punto de conexión entre un terminal de un modelo SPICE y una red resistiva.

Figura 1. Sección transversal del MOSFET e ilustración esquemática de la resistencia de la compuerta
Sin embargo, la simplicidad del esquema de la Figura 1 puede ser engañosa. Las redes de compuertas pueden ser muy grandes y contener muchos puntos de control, docenas de capas (metal y vías), millones de polígonos y hasta millones de pines de instancia de compuerta, como se muestra en la Figura 2.

Figura 2. Ilustración esquemática de la vista superior y la vista en sección transversal de la red de compuertas MOSFET
Una red de compuertas es un gran sistema distribuido con uno o varios puntos de conducción y muchos puntos de destino. Se parece y se comporta como una enorme red de reloj normal que distribuye la tensión de puerta a un FET. Obtener una resistencia de puerta efectiva equivalente para un sistema tan grande y complejo no es una tarea sencilla ni directa. La simulación de circuitos SPICE no informa explícitamente de los valores de resistencia de puerta, por lo que se necesitan herramientas de extracción de parásitos.
Manipulación de la resistencia de la puerta mediante herramientas de extracción parasitaria
Todas las herramientas de extracción parasitaria estándar de la industria manejan la resistencia de la compuerta y su extracción de manera similar. En el diseño, la estructura de la compuerta MOS está representada por una máscara 2D tradicionalmente llamada “poli” (polisilicio), aunque el material puede estar formado por una pila compleja de metal de compuerta y puede tener una estructura 3D compleja.
Las herramientas de extracción básicamente rompen la línea de poli en la intersección con la capa activa (difusión) (el área sombreada en gris oscuro en la Figura 3). Esto produce dos secciones para el análisis: “poli de compuerta” (poli en la región activa; el área sombreada en amarillo) y “poli de campo” (poli fuera de la región activa; el área sombreada en gris claro). Juntos, el poli más las regiones activas constituyen un transistor.

Figura 3. Extracción de R y RC alrededor de una compuerta MOSFET
El poli de la compuerta (área sombreada en amarillo) también está fracturado en el punto central, y un pin de instancia de compuerta del MOSFET (modelo SPICE) está conectado al punto central del poli de la compuerta (la línea vertical negra en el centro del área sombreada en amarillo). El poli de la compuerta está representado por dos resistencias parásitas que conectan los puntos de fractura. Las resistencias parásitas que representan el poli de campo están conectadas a los contactos de la compuerta o a las capas MEOL (medio-extremo de la línea, que consiste en metal/vía de interconexión) y, además, a las capas de metal superiores.
La capacitancia parásita extrínseca del MOSFET entre el poli de la compuerta y la difusión de fuente/drenaje y los contactos se calcula mediante herramientas de extracción parásita y se asigna a los nodos de las redes resistivas. Los detalles de la conexión de la capacitancia parásita a la red de resistencias de la compuerta pueden tener un impacto importante y significativo en la respuesta transitoria y de CA, especialmente en nodos avanzados donde la resistencia parásita de la compuerta es enorme.
Estos detalles se pueden ver en el archivo DSPF, pero no suelen analizarse en la literatura abierta ni en la documentación de PDK de Foundry. La inspección visual de los archivos DSPF de texto es tediosa y requiere experiencia. Se puede utilizar software de simulación como la aplicación ParagonX para visualizar la conectividad de la red RC para listas de conexiones posteriores al diseño (por ejemplo, DSPF, SPEF), inspeccionar los valores R y C, realizar análisis eléctricos y otras cosas útiles.
Un modelo de puerta de orden reducido
Una puerta MOSFET forma una red RC grande y distribuida a lo largo del ancho de la puerta, como se muestra en la Figura 4.

Figura 4. Propiedades distribuidas y modelo de la compuerta a lo largo del ancho de la compuerta.
Esta red distribuida tiene una respuesta transitoria y de CA diferente a la de un circuito simple con un elemento R y un elemento C. Los investigadores demostraron que una red RC como esta se comporta aproximadamente igual que una red con un elemento R y un elemento C, 1 donde:
- C es la capacitancia total
- R=1/3 * W/L * rsh para poli conectado de un solo lado
- R=1/12 * W/L * rsh para poli conectado de doble cara
Aquí, W es el ancho, L es la longitud y rsh es la resistencia laminar del poli. Los coeficientes (1/3 y 1/12) permiten un modelo preciso de orden reducido para la compuerta, reduciendo una gran cantidad de elementos R y C a dos (o tres) resistencias y un capacitor. El uso de un modelo de orden reducido simplifica y acelera los cálculos realizados por el software de extracción parásita.
Impacto de los parásitos de interconexión en la resistencia de la compuerta
En las tecnologías de nodos más antiguas, las interconexiones de metal, como el metal y las vías, tenían una resistencia muy baja y la resistencia de la compuerta estaba dominada por el poli de la compuerta. El análisis y el cálculo de la resistencia de la compuerta eran muy simples.
Cuando las tecnologías alcanzan los 16 nm y tamaños más pequeños, las interconexiones tienen una resistencia muy alta y pueden contribuir significativamente (50 % o más) a la resistencia de la compuerta. Según el diseño, la resistencia de la compuerta puede tener contribuciones significativas de cualquier capa: dispositivos (por ejemplo, poli de compuerta o poli de campo), MEOL o back end of line (BEOL, que consiste en las capas superiores con metales gruesos y capas de pasivación).
La Figura 5 muestra los resultados de la simulación de la resistencia de la compuerta con el software ParagonX. Un diagrama de Pareto (Figura 5a) con contribuciones de resistencia por capa ayuda a identificar las capas más importantes para la resistencia de la compuerta. La visualización de las contribuciones por polígonos de diseño (Figura 5b) a la resistencia de la compuerta señala inmediatamente los puntos de estrangulamiento o cuellos de botella para la resistencia de la compuerta, que son muy útiles para orientar los esfuerzos de optimización del diseño.

Figura 5. Resultados de la simulación de la resistencia de la compuerta: (a) contribución de la resistencia de la compuerta por capa, y (b) contribución de los polígonos mostrados por color sobre el diseño.
Resistencia de compuerta en FinFET
En los MOSFET planares, la puerta tiene una estructura plana muy simple y el flujo de corriente en la puerta es unidimensional a lo largo de la dirección del ancho de la puerta.
En las tecnologías de transistores de efecto de campo de aletas (FinFET), la compuerta se envuelve alrededor de aletas de silicio muy altas, lo que da lugar a una estructura 3D complicada. Además, el material de la compuerta se selecciona en función de la función de trabajo, o el trabajo termodinámico mínimo necesario para sacar un electrón de un sólido a un punto en el vacío inmediatamente fuera de la superficie sólida, para ajustar el voltaje de umbral. El voltaje de umbral en los FinFET no se ajusta mediante el dopaje del canal, sino mediante los materiales de la compuerta. Estos materiales tienen una resistencia muy alta, mucho mayor que el polisoldado (que tiene una resistividad de lámina típica de ~10 ohmios/cuadrado). Además, la compuerta puede estar formada por múltiples capas, como una capa de interfaz con silicio y una o más capas por encima de ella.
Sin embargo, al utilizar software de extracción parasitaria, todos estos detalles quedan ocultos para los diseñadores de circuitos integrados y los ingenieros de diseño. Ellos ven los polígonos habituales para “poli” y para “activo”, lo que hace que el trabajo de diseño sea mucho más fácil.
Componente vertical de la resistencia de la compuerta
En las tecnologías anteriores a los 16 nm, la resistencia de la compuerta estaba dominada por la resistencia lateral. Sin embargo, en las tecnologías avanzadas, las múltiples interfaces entre las capas de material de la compuerta dan lugar a una gran resistencia vertical de la compuerta. Esta resistencia es inversamente proporcional al área del poli de la compuerta. Se puede modelar como una resistencia adicional que conecta un pin de instancia de la compuerta al punto central del poli de la compuerta, como se muestra en la Figura 6a. Como resultado, cuando la compuerta se vuelve más angosta (por ejemplo, tiene una menor cantidad de aletas), la resistencia de la compuerta disminuye, pero la resistencia de la compuerta aumenta con anchos de compuerta muy pequeños, como se ve en la Figura 6b. 2 Muestra un comportamiento no monótono característico. La antigua regla empírica según la cual “la compuerta más angosta tiene una menor resistencia de compuerta” ya no funciona. Los diseñadores e ingenieros de diseño tienen que seleccionar el ancho de compuerta (número de aletas) óptimo (no mínimo) para minimizar la resistencia de la compuerta.

Figura 6. (a) Modelo de compuerta que tiene en cuenta la resistencia de compuerta vertical y (b) resistencia de compuerta medida y simulada en función del número de aletas (de [2])
Tendencias tecnológicas
Como hemos visto, con la ampliación de la tecnología a nodos cada vez más pequeños (que en la actualidad alcanzan tamaños tan bajos como 2 nm), tanto las resistencias de compuerta como las resistencias de interconexión aumentan significativamente, hasta en uno o dos órdenes de magnitud. Como resultado, los detalles del diseño que no eran importantes para la resistencia de compuerta en los nodos más antiguos se vuelven muy importantes en los nodos avanzados. Esta tendencia continuará a medida que las dimensiones de los nodos sigan disminuyendo. Para comprender los valores de resistencia de compuerta equivalentes y efectivos en estos niveles, se requiere un software de extracción parásita como el software ParagonX porque los modelos SPICE ya no son efectivos en estos niveles.